用PLA和D触发器设计一个同步时序逻辑电路,电路的状态转换图如图8.11所示.画出相应的逻辑电路图

采用D触发器设计一个同步计数器,其计数状态转移图如图3.25(a)所示,画出逻辑电路图.

A.减少电路中的逻辑门

B.提高电路速度

C.提高电路可靠性

D.减少电路中的触发器

图5.21表示一个时序状态机的状态转换图.该状态机有四个状态,在时钟作用下,状态

机在四个状态之间轮流转换.状态机的状态由A、B两个寄存器(触发器)定义:当A=0,B=1时,输出信号Y=0;其余A、B组合情况下,输出Y均为1.

用ISP器件设计该时序状态机,写出VHDL源文件.

A.触发器

B.组合逻辑电路

C.移位寄存器

D.译码器

A.进程之间可以通过变量进行通信

B.进程内部由--组并行语句来描述进程功能

C.进程语句本身是并行语句

D.一个进程可以同时描述多个时钟信号的同步时序逻辑