题目内容
(请给出正确答案)
[主观题]
设计一个用移位相加实现的乘法器,乘数与被乘数均为同步输入的4位无符号二进制数。要求:(1)确定乘法器算法,画出乘法器系统方案框图。(2)画出系统控制器的ASM图。用一个触发器对应一个状态的方法设计控制电路。(3)用VerilogHDL语言描述系统的工作过程。
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第3题
A.b*10
B.(b+b+b+b+b) <<1
C.b<<3+b<<1
D.b<<4-b<<2-b<<1
第6题
第7题
试确定用ROM实现下列逻辑函数所需容量: (1)实现两个4位二进制数相乘的乘法器; (2)将8位二进制数转换为8421BCD码的转换电路。
第8题
第10题
放进筒中的数据被后放进筒中的数据“压住”,只有放进筒中的数据都取出后,先放进去的数据才能被取出,称为“后进先出”。堆栈的长度可随意增加。堆栈结构可用链表实现。设计一个链表结构需包含两个成员:一个存放数据,一个为指向下一个节点的指针。当每次有一个新数据要放入堆栈时,称为“压入堆栈”,这时动态建立一个链表的节点,并连接到链表的结尾;当每次从堆栈中取出一个数据时.称为“弹出堆栈”,这意味着从链表的最后一个节点中取出该节点的数据成员,同时删除该节点,释放该节点所占的内存。