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[主观题]

试用JK触发器设计一个2位同步二进制多功能计数器。当控制端XY=00时,计数器状态不变;XY=01时,为加

法计数;XY=10时,为减法计数;XY=11时,则次态为现态求反运算。试写出该计数电路的控制输入真值表(包括状态转换激励表),并画出用与非门和JK触发器实现这一控制的逻辑电路图。

答案

各触发器激励方程为 逻辑图略。
各触发器激励方程为逻辑图略。

更多“试用JK触发器设计一个2位同步二进制多功能计数器。当控制端XY=00时,计数器状态不变;XY=01时,为加”相关的问题

第1题

试用JK触发器构成一个三位二进制减法计数器,画出接线图。

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第2题

试用正边沿JK触发器设计一同步时序电路,其状态转换图如图3.30所示,要求电路最简.

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第3题

试用下降沿触发的JK触发器设计一个状态转换图如图5.10所示的异步计数电路.

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第4题

用JK触发器设计一个如图所示功能的同步五进制计数器,要求具有自启动能力。

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第5题

用JK触发器设计一个同步六进制加1计数器。

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第6题

试用边沿JK触发器设计一个时序逻辑电路,要求该电路的输出Z与CP之间的关系应满足图10.21所示的
波形图.

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第7题

用JK触发器及最少的门电路设计一个同步五进制计数器,其状态Q2Q1Q0的转换图如图P5.
9所示.

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第8题

试用触发器和门电路设计一个有进位输出的同步五进制加法计数器.

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第9题

设计一个用移位相加实现的乘法器,乘数与被乘数均为同步输入的4位无符号二进制数。要求:(1)确定乘法器算法,画出乘法器系统方案框图。(2)画出系统控制器的ASM图。用一个触发器对应一个状态的方法设计控制电路。(3)用VerilogHDL语言描述系统的工作过程。

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第10题

位二进制同步计数器T1161及双4选1多路数据选择器T4153的功能表及逻辑符号如图7.2.12所示,试用其
设计一个能同时产生1110010及1010100两组序列的序列信号发生器(可附加少量门电路)。

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第11题

试用双4选1数据选择器74153和少量门设计一个有4个输入X3、X2、X1、X0和2个输出Y≇

试用双4选1数据选择器74153和少量门设计一个有4个输入X3、X2、X1、X0和2个输出Y1、Y0的逻辑电路.电路输入为余3BCD码,输出为用2位二进制数表示的输入码中“1”的个数,例如,当输入X3X2X1X0=1010时,输出Y1Y0=10.当非余3码(伪码)输入时,要求输出Y1Y0=00.要求写出设计过程,画出电路图(规定X3、X2分别和数据选揮器地址码的高、低位相连接,74153的逻辑符号和功能表分别如图10.43和表10.6所示).

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