地址输入端为8、数据输出端为4的ROM芯片，其存储容量应表示为（)。

A.16

B.2

C.4

D.8

A.8

B.4

C.3

D.16

8:3线优先编码器真值表如下表所示,其中l₀~I₇为数据输入端(优先级I₇为最高),ST为使能输入端,Y₀~Y₂为数据输出端,YE、YS为输出扩展端.用VHDL语言设计之.

出端.EN为使能端,当EN=1时,正常输出;当EN=0时,所有输出为高阻.用VHDL,写出设计源文件.

图5.26所示为一可变进制计数器,其模数受I₄I₃I₂I₁控制.其中,74290已通过将CP₁与Q₀短接而连成8421BCD码十进制加法计数器的形式,CP₀为外部计数输入端,为异步置0端,为异步置9端:CC14585为四位数码比较器,A3A2A1A0、B3B2B1B0为两个比较器的并行数据输入端,为扩展输入端,为比较输出端.

(1)分析I₄I₃I₂I₁=0110时,该电路为多少进制计数器,并画出其状态转换图.

(2)简述该可变进制计数器的工作原理.

采用2DPSK方式传输二进制信息.设发射信号振幅A为5V,接收端带通滤波器输出噪声功率

要求系统误码率Pe=10^{- 4}、若采用差分相干解调方法接收该2DPSK信号.试求从调制器输出到解调器输入端信号的容许衰减量。

如图P4.3所示。输出端的逻辑函数式为

。当输入端加上激励信号时产生的负载电流为i_L=2sinωt(A),试计算:(1)当R_L=8Ω时的输出功率P_L;(2)每管的管耗P_c;(3)输出级的效率η_c。设R₅,R₆电阻不计。

试用1片八D锁存器74HC373设计一个能锁存两组BCD码信号的锁存电路。假定三态输出使能端，锁存器原输出为，输入为，画出锁存器锁存新数据前、后使能端LE应输入的波形和相应Q0的波形。

将数据输出D₃、D₂、D₁、D₀作为函数输出,试写出输出与输入问的逻辑函数式,并化为最简与或形式.