用ISP技术设计一个可控计数器,控制信号为X.当X=0时,实现模4计数;当X=1时,实现模8计数.请用VHDL语言写出设计源文件.

用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。

₀=10时为预置数状态(时钟信号到达时将输入数据D₃、D₂、D₁、D₀并行置人4个触发器中);M₁M₀=01时为保持状态(时钟信号到达时所有的触发器保持状态不变);M₁M₀=00时为复位状态(时钟信号到达时所有的触发器同时被置1).此外,还应给出进位输出信号.PALI6R4的电路图见图P8.5.

设计一个可控同步计数器，M₁、M₂为控制信号，要求：

(1)M₁M₂=00时，维持原状态；

(2)M₁M₂=01时，实现模2计数；

(3)M₁M₂=10时，实现模4计数；

(4)M₁M₂=11时，实现模8计数。

用同步十六进制计数器74163设计一个可变进制计数器，要求在控制信号M=0时为十进制，而在M=1时为十二进制。可以附加必要的门电路。请标明计数输入端与进位输出端。

用同步十进制计数器74160设计一个可变进制计数器，要求在控制信号M=0时为五进制，而在M=1时为七进制。可以附加必要的门电路。请标明计数输入端与进位输出端。